Por lo tanto, estoy tratando de construir un multiplicador de 8 bits en verilog. Estoy usando un método de agregar / cambiar para hacerlo que usa un registro. Cada vez que ejecuto el código, produce un resultado que no es correcto. Mi verilog es...
¿Cuál es el significado de wire [a:b] c ? ¿Es diferente de wire [b:a] c ? ¿O verilog los considera iguales? ¿Hay alguna sintaxis para convertir diferentes matrices entre sí?
Estoy tratando de averiguar cómo retrasar una compuerta AND solo para comenzar a entender cómo funcionan las demoras en Verilog.
Estoy intentando utilizar este método:
module a(c,a,b);
input a, b; output c;
and #10 U1(c, a, b);
endmodu...
Mientras se diseña PISO (paralelo en serie fuera) en Xilinx Vivado usando Verilog, la forma de onda de salida de la simulación de comportamiento (nivel RTL, pre-síntesis) muestra un valor correcto (salida deseada) pero post-síntesis o post-imple...
Tengo un módulo parametrizado en verilog, donde los parámetros son una frecuencia de reloj y una frecuencia de actualización, que se utiliza para calcular cuántos ciclos de inactividad se insertan entre las instancias de una operación de repetic...
Estoy tratando de escribir un código Verilog usando un módulo en un archivo .lib, y compilar el código usando el compilador de diseño Synopsys. Compilé un módulo de memoria usando mi compilador de memoria y produje un archivo .lib. Creo que cont...
Tengo el código de Verilog. Se simula correctamente y sintetiza también. Quería escribir un archivo .VCD (cambio de valor descargado).
Obtuve de internet algunos comandos para generar un archivo VCD como se indica a continuación:
initial begi...
Al comenzar a aprender Verilog, surgió esta duda que me arrastró a la mente, que es la siguiente: -
1) Considere el siguiente código Verilog con 3 módulos. Módulo 'Reloj' que simula un reloj, el módulo D Flip Flop y el módulo JK Flip Flop: -...