cómo escribir un retardo simple de verilog

Estoy tratando de averiguar cómo retrasar una compuerta AND solo para comenzar a entender cómo funcionan las demoras en Verilog.

Estoy intentando utilizar este método:

module a(c,a,b);
  input a, b; output c;

  and #10 U1(c, a, b);
endmodule

Pero este método no es correcto. ¿Cómo arreglaría esto?

verilog

pregunta Kazu

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