FPGA Verilog - Espere a que suceda la asignación

Tengo este código de ejemplo, sin función, solo para ilustrar el problema:

assign a[0] = (b[0] + c[0]) * d[0];
assign a[1] = (b[1] + c[1]) * d[1];
assign a[2] = (b[2] + c[2]) * d[2];
assign a[3] = (b[3] + c[3]) * d[3];
assign a[4] = (b[4] + c[4]) * d[4];

always @(posedge clkMs)
begin
   b = b + 1;
   c = c + 2;
   d = d + 3;

   SOME WAIT TILL a IS CALCULATED

¿Cómo puedo esperar hasta que se calculen los valores del cable A? ¿Es incluso posible en verilog así? ¿O debería hacer A como registro y calcular los valores en siempre bucle?