En Xilinx ISE, si verifica los ejemplos de máquina de estado que se encuentran en "Plantilla de idioma" (VHDL- > Synthesis Constructs- > Coding Example- > State Machines y Verilog- > Synthesis Constructs- > Coding Ejemplos - >...
Declaración del problema
Considere un estacionamiento con una sola puerta de entrada y salida. Se utilizan dos pares de sensores fotográficos (a, b) para controlar la actividad de los automóviles.
Cuando un objeto se encuentra entre el transm...
Soy nuevo en verilog y he estado escribiendo código para sumador / subtractor de 4 bits en modelo estructural. Mis valores de x0,x1,x2,x3,c1,c2,c3,cb y sd[0:3] son todos de impedancia obstinadamente alta, es decir, z. ¿Alguien pued...
Tengo un término medio en el diseño de sistemas digitales. Mi profesor desarrolló una tabla ASM para un problema y decidí que intentaría completar el código para la práctica. La simulación se ejecuta, sólo da un resultado extraño. Mi primer dígi...
He seleccionado las entradas como valores de recuento de 8 bits que aumentan con el tiempo. El valor de 8 bits debe ser paralelo dentro y fuera paralelo. Pero los bits están espaciados en el tiempo. ¿Podría explicar por qué la representación es...
Estoy tratando de escribir la parte del banco de pruebas pero no sé cómo hacerlo. Básicamente, quiero probar 0x10 o 5x5. No sé si lo que tengo es correcto.
Aquí hay una foto para darte una idea de lo que estoy tratando de construir. no es est...
El objetivo de mi proyecto es cargar 3 flujos de bits en la PROM; De acuerdo con nuestro requisito, cargamos el archivo 1 o segundo o 3 bits.
ENFOQUE DE PROBLEMAS: el problema es que no puedo saber si el módulo ICAP se está instanciando o no...
1) ¿Cómo comprueba si el RBR FIFO está lleno en el caso de LPC2148 UART? Sé que la condición de vacío se puede verificar utilizando la Lista de datos del receptor (RDR) del Registro de estado de línea (LSR). Pero no hay manera de comprobar el es...
Sé que implementan circuitos combinacionales utilizando LUT, pero las LUT no tienen comentarios, por lo que no veo cómo pueden usarse para circuitos secuenciales.
Entonces, ¿cómo implementan FPGA los circuitos secuenciales? (es decir, D-Flip...
Por favor, dime el error. Estoy usando el siguiente código y cada vez que recibo este error durante la compilación para el "generar"
El tamaño de las palabras ya ha sido definido
genvar k;
generate
always@(posedge clk)
begin
for (k=1;...