cómo usar generar para la creación de instancias de múltiples módulos en verilog

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Por favor, dime el error. Estoy usando el siguiente código y cada vez que recibo este error durante la compilación para el "generar"  El tamaño de las palabras ya ha sido definido

genvar k;
generate
  always@(posedge clk)
  begin
    for (k=1; k<'wordsize-1; k=k+1)
      begin
        I2S_dff instance (.d(sd), .q(q_out[i]), .r(wsp), .en(dec_out[i]), .sck(clk));
        datareg_in = |q_out;
      end
  end
endgenerate
    
pregunta VANSH LATA

2 respuestas

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genvar k;
generate for (k = 1; k <'wordsize - 1; k = k + 1) begin
    I2S_dff instance (.d(sd), .q(q_out[i]), .r(wsp), .en(dec_out[i]), .sck(clk));
    datareg_in = |q_out;

 end
endgenerate
    
respondido por el Thar
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Elimine siempre el bloque, pero mantenga todo dentro. El error del tamaño de las palabras es extraño, sin embargo. Eso debe ser cuidado en el preprocesador antes de que se evalúe la declaración de generación.

    
respondido por el alex.forencich

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