Utilicé Quartus II Magawizard para solicitar una memoria RAM de dos puertos (una de lectura y una de escritura). Las direcciones son correctas pero la salida de datos es siempre z. ¿Puede alguien ayudarme con este problema? Me he quedado aquí po...
He construido un multiplexor 4-1 usando tres multiplexores 2-1, pero tengo muchos problemas para depurar mi código. He intentado usar las declaraciones $display como métodos de depuración rudimentarios, pero no parece estar ayudando. Aquí...
¿Cómo selecciono la dirección de destino para el Controlador DMA 82C37A ? He revisado todo el material en la web y dicen que la dirección de base y el registro de dirección actual contienen la dirección de origen. Entonces, ¿cómo selecciono la...
Estoy teniendo problemas con mi banco de pruebas verilog. Cada vez que intento ejecutarlo, aparece el error en el título anterior para mis cuatro registros de conmutación. He buscado esta pregunta varias veces, pero no puedo encontrar ninguna re...
Al usar iverilog para compilar un script, aparece el siguiente error:
./alu.v:14: error: Unable to bind parameter 'sel' in 'alu_tb.x1'
./alu.v:14: error: Cannot evaluate genvar case expression: sel
2 error(s) during elaboration.
El código d...
Tengo 2 macros en verilog las he usado como se muestra a continuación.
'define TB_4
'define TB_8
'ifdef TB_4
'define tab_4
'define tab_8
'else
'ifdef TB_8
'define tab_1
'define tab_2...
Me gustaría escribir un registro interno en un archivo txt.
He intentado algo como:
f = $fopen("conv2_tb_output.txt","w");
$fmonitor(f, value=%d\n", mat_out);
$fclose(f);
Pero dado que mat_out es un registro interno, recibí u...
Actualmente estoy trabajando en mi primer proyecto Verilog para mi empresa.
Soy un ingeniero recién nombrado, por lo que mi experiencia es simplemente académica.
Perdóname si mi inglés no es perfecto, intentaré hacerlo lo mejor posible.
Nec...
Soy nuevo en Verilog. Estaba tratando de escribir las siguientes máquinas de estados finitos (miley machine) en Verilog:
esto es lo que tengo:
// clk - clock, i - input, o - output
module test (clk,reset,i,o);
input clk,reset,i;
outpu...