Usando directivas de compilador y macros en verilog, ¿cómo usar múltiples macros condicionalmente en verilog?

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Usando directivas de compilador y macros en verilog, ¿cómo usar múltiples macros condicionalmente en verilog?

#1 de dave_59 (0 votos)

-1

Tengo 2 macros en verilog las he usado como se muestra a continuación.

   'define TB_4
   'define TB_8
   'ifdef TB_4
       'define tab_4
       'define tab_8
   'else
       'ifdef TB_8
           'define tab_1
           'define tab_2
       'else
           'define tab_3
       'endif
   'endif

¿Puedo definir macros como esta? o hay alguna alternativa como la operación lógica OR en caso de defdef.

compiler hdl verilog

pregunta user94913

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No se permiten operaciones en 'ifdef , pero el código que escribiste está bien.

Puede obtener el efecto de las operaciones OR o AND mediante definiciones adicionales.

 'ifdef TB_4
       'define TB_4_OR_8
       'ifdef TB_8
          'define TB_4_AND_8
       'endif
 'else
     'ifdef TB_8
           'define TB_4_OR_8
     'endif
 'endif

Usando directivas de compilador y macros en verilog, ¿cómo usar múltiples macros condicionalmente en verilog?

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