Tengo una interfaz IO en paralelo de 32 bits (PIO) definida en un procesador NIOS II. Es para un conector de 32 pines en una placa.
He creado una instancia del NIOS en un módulo de nivel superior de verilog denominado test a continuaci...
En Quartus ii schematic diagram , he generado un lpm_ff . Entonces he convertido el diseño a un archivo .v. cuando quiero usar este flip-flop en un módulo, se compila sin problemas, pero cuando quiero simularlo con modelsim re...
Tengo una interfaz IO en paralelo de 32 bits (PIO) definida en un procesador NIOS II. Es para un conector de 32 pines en una placa.
He creado una instancia del NIOS en un módulo de nivel superior de verilog denominado test a continuaci...
Tengo un circuito analógico que estoy tratando de probarlo con el bloque Verilog, de manera que los vectores de prueba de los bloques Verilog se apliquen a una velocidad adaptativa al circuito analógico, en lugar de aplicarlos a un reloj fijo....
Tengo un de10 lite max10.
Estoy tratando de escribir un contador simple que muestre el conteo de los segmentos en el tablero fpga. Vi algunos ejemplos en línea pero no quise usarlos porque no los entendí completamente. Por lo tanto, escribí u...
ConstruíunaALUusandoModelSim"Verilog", compilé el código correctamente, pero no puedo obtener ninguna señal en ninguno (ans, y, cero), ¿puedes decirme qué está mal con mi código? Gracias!
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Tengo una placa Spartan 3-E. Estaba usando el Xilinx SRL 16 incorporado (registros de turnos concatenados de 16 bits) para la comunicación I2C. Verifiqué la implementación exitosa mostrando el número de "Acks" recibidos en los LED, es decir (tuv...
Para un sumador completo con signo de 4 bits, el rango de salida en decimal es de -8 a +7. Creé un sumador completo de 4 bits firmado en verilog y lo simulé. Cuando agregué +5 y +3, obtuve una suma de -8 y overflow = 1. Esto debería ser correcto...
Estoy diseñando un módulo RAM con testbench en Verilog. Se supone que debe acceder a un archivo de registro (.dat) en el banco de pruebas y ejecutarlo a través de un módulo ALU. Hay 4 módulos (memory.v, alu.v, toplevel.v y testbench.v).
Mi pr...
Soy un noobee al diseño basado en HDL.
Construí una memoria de puerto doble simple usando las herramientas IP de fpga y la instalé en un esquema.
Estoy implementando una interfaz de cpu externa personalizada (con apretón de manos) con fpga...