Tengo el código de Verilog. Se simula correctamente y sintetiza también. Quería escribir un archivo .VCD (cambio de valor descargado).
Obtuve de internet algunos comandos para generar un archivo VCD como se indica a continuación:
initial begin
$dumpfile ("invchn26.vcd"); // Change filename as appropriate.
$dumpvars(1, t.uut);
end
Pero ten un poco de confusión:
1. Las líneas anteriores se escribirán en el banco de pruebas. ¿Tengo razón?
2. Tengo debajo de los archivos:
testbench: stimulus.v,
el archivo principal llamado F_E. es instancia por nombre de llamada en el archivo de estímulo. como escrito como llamada F_E (a, b, CLK, x, y);
Escribí las siguientes líneas en el estímulo (archivo testbench):
initial begin
$dumpfile ("crt.vcd"); // Change filename as appropriate.
$dumpvars(1, stimulus.call);
end
Pero está dando error. ¿Cómo se crea un archivo .VCD con verilog y xilinx? Por favor sugerir sugerencias.