Estoy tratando de escribir un código Verilog usando un módulo en un archivo .lib, y compilar el código usando el compilador de diseño Synopsys. Compilé un módulo de memoria usando mi compilador de memoria y produje un archivo .lib. Creo que contiene un módulo de memoria compilado, pero no puedo encontrar cómo usarlo en mi código Verilog.
Usando una analogía con C / C ++, creo que se supone que el archivo .lib tiene algo así como un archivo de encabezado, para que pueda incluir el encabezado y usar el módulo en mi código Verilog. Pero parece que el archivo .lib no tiene ese encabezado. ¿Alguien podría explicar cómo escribir un código Verilog usando módulos de biblioteca?