¿Alguien tiene una referencia a una explicación detallada de la implementación de hardware del algoritmo CORDIC para el cálculo de seno / coseno? Estoy buscando una manera de modelarlo en Verilog a nivel estructural. Pude hacerlo a nivel de comportamiento, pero cuando el código se sintetizó, llegué a muchas puertas, así que ahora quiero optimizar el diseño describiéndolo estructuralmente. Apreciaría cualquier ayuda.
Como sugirió Chris, lo mejor sería usar una macro proporcionada por el proveedor de tecnología. De lo contrario, tendría que estudiar estructuras alternativas para implementar un núcleo CORDIC.
Por su descripción de tener demasiadas puertas, es posible que solo esté utilizando una arquitectura que no sea adecuada para la implementación de hardware.
Su modelo Verilog debe basarse en bloques de construcción de hardware (RAM, multiplicadores, lógica) en lugar de algoritmos de software. Las herramientas de síntesis de HDL no convierten mágicamente los algoritmos en bloques de hardware de manera eficiente.