Estoy empezando con los FPGA y he decidido ir con verilog como HDL.
Vi una línea como esta:
siempre @ ( posicionamiento clk)
Quiero saber cuándo se usa la posición y cuándo se usa la cobertura. Además, ¿cuál es la diferencia entre ellos?
...
Estoy obteniendo un error de compilación mientras estoy en 2'b100, ya que dice que Bounds of part-select into 'mux_out' are reversed . ¿Es esta la forma correcta de hacerlo?
/* 4:1 MUX */
always@(gs_latch[47:0] or gs_latch[95:48]...
Estoy tratando de sintetizar un archivo verilog con una parte de código como esta (obviamente no había declarado el módulo y otras variables de entrada y salida)
input [15:0] me;
reg [15:0] p_array [7:0];
reg abc_pqr [2:0];
abc_pqr[0] <...
Estoy usando un FPGA (BEMICROMAX10) para crear un reloj digital con siete pantallas de segmento en una placa de pruebas, y tengo problemas para obtener los segundos para contar exactamente 1 segundo. La entrada del sistema de reloj que estoy u...
Tengo la asignación anterior y esto es lo que tengo hasta ahora en verilog:
module eightbit_palu(input [7:0]a,
input [7:0]b,
input [1:0]sel,
output [7:0]f,...
Tengo 6 nombres de variables D1, D2, D3, D4, D5, D6. Quería encontrar el mínimo entre ellos pero excluyendo los ceros si los hubiera.
Hice lo mismo en MATLAB usando el siguiente comando:
D=[D1,D2,D3,D4,D5,D6];
D = D == min(non...
Soy principiante en Altera DE2-115. Me piden que haga un proyecto usando el lenguaje Verilog. Mi idea fue conectar un sensor infrarrojo y si se corta con algo, se inicia un zumbador.
El infra tiene 3 conexiones: tierra, vcc, señal
y el zum...
En este programa, estoy tratando de llamar a una tarea que está en otro archivo (o carpeta llamada prueba) usando
'include "trial.v"
Durante la compilación, muestra el siguiente error:
No se puede abrir 'incluir el archivo "trial.v"
c...