Básicamente estoy configurando diferentes señales de control para que la ALU realice operaciones en verilog. Pero he intentado todas las formas posibles de escribir lo que quiero, pero en vano, ¿puedes ayudarme? ¿Cómo debo configurar estas señal...
Tengo una placa Altera DE2 que genera un reloj de 50 MHz y estoy tratando de escribir un módulo verilog que pueda reducirlo a 1 Hz. ¿Cómo puedo hacer esto?
Estoy tratando de resolver un problema, que implica diseñar un circuito de nivel de puerta, y estoy atascado en la última parte del problema. La última parte quiere que retenga el indicador de acarreo generado desde el sumador hasta que lo resta...
Quiero asignar una memoria 64x6 en una memoria 64x6 diciendo que todas las 64 filas en memory_2 serán iguales a todas las 64 filas en memory_1, ¿cómo hacer eso en verilog? Sabiendo que es muy fácil en MATLAB ya que está basado en matrices
En el siguiente código de verificación, ¿está creando un puerto de cable de 32 bits que puede ser una entrada o una salida?
module test2 (CLOCK_50B, DUT0);
// Basic clocks
input CLOCK_50B;
// parallel ports
inout [31:0] DUT0;
endmodule...
En una (s) declaración (es) de caso, el valor n de s aumenta con la potencia de 2.
input[127:0] s
output[127:0] y
case(s)
128'b1: y=a1;
128'b2: y=a2;
...
Cuando va a 2 ^ 64, el número es tan grande y se representará automáticamente m...
Habrá dos entradas de 2 bits (0 a 3 en binario), la multiplicación binaria se realizará en estas entradas, la salida debe ser un número binario de 4 bits, esta salida se alimentará a una pantalla de 7 segmentos en un dispositivo de FPGA. Me resu...
Quiero que el código verilog realice {w = (p + t-1) / t} con búsqueda de taples.
La tabla de búsqueda se realizará como una ROM.
dónde:
p es 3 bits
t es 2 bits (y no es igual a 0)
¿Cómo puedo forzar una lista de contraseñas con los FPGA xillinx?
Por ejemplo, tengo un archivo zip cifrado con contraseña, quiero revisar la lista de contraseñas a alta velocidad para abrir este archivo zip. Quiero usar FPGA para este tipo de p...