¿Cómo puedo forzar una lista de contraseñas con los FPGA xillinx? Por ejemplo, tengo un archivo zip cifrado con contraseña, quiero revisar la lista de contraseñas a alta velocidad para abrir este archivo zip. Quiero usar FPGA para este tipo de propósito. ¿Hay algún código verilog o VHDL que se pueda configurar para fuerza bruta? ¿Hay algún documento que me ayude a usar FPGA en este campo? Gracias.
El problema del descifrado de contraseñas de fuerza bruta no es la cantidad de contraseñas que puede generar. Es la velocidad de la API que debe usar para ingresar la contraseña y el servicio detrás de ella para validar su entrada.
Entonces, para un archivo zip, podría implementar el algoritmo de validación de contraseña de archivo zip en un FPGA (trabajo muy duro, especialmente para un principiante) y luego dejar que un FPGA haga miles de intentos por segundo. Si el algoritmo no ocupa mucho espacio en su FPGA, podría crear múltiples instancias de su diseño de fuerza bruta.
Varias instancias requieren coordinación, por lo que cada instancia se ejecutará en un conjunto único de entradas. O puede decidir utilizar diferentes enfoques: lineal (fuerza bruta), aleatorio, diccionario, ...