No puedo descubrir cómo implementar un ADPLL en un FPGA que puede tomar una entrada periódica arbitraria y bloquear su frecuencia (cierto rango finito está bien) y la fase. Una salida de onda cuadrada servirá.
Como primer paso, pensé en asumi...
Hola, seré breve porque mi inglés no es bueno gracias por su paciencia
Estoy trabajando en un sistema que controla esta memoria:
module Buffer_m #(
parameter Word=8,
parameter bits_Buffer_address)
(
input logic Clk,
input logic [b...
Estoy intentando crear un flip flop JK funcional usando la descripción del nivel de puerta en verilog. Aunque el diseño se compila y simula con éxito, las salidas a la FF son siempre desconocidas.
Tenga en cuenta que el diseño es un diseño mo...
He escrito un banco de pruebas en Verilog que crea 3 copias de un módulo y pasa los datos de un lado a otro con mi prueba del módulo principal como se anticipa:
test Sen1(A,B,C,D,E,F,CLK);
test Sen2(A,B,C,D,E,F,CLK);
test Sen3(A,B,C,D,E,F,CL...
Quiero contar el número de señales de "habilitación de reloj" dentro del flip flop.
Aprendo de los tutoriales que el valor de salida debe asignarse para todas las combinaciones de entrada.
Sin embargo, no sé cómo agregar un contador ese co...
He estado trabajando en el uso de Ethernet phy en mi DDR Nexys4 durante las últimas semanas. En los últimos días me he sentido particularmente frustrado con un problema que estaba teniendo con mi módulo rx. He pegado el código abajo. Mi módulo p...
Cuando configuro mi módulo, tengo un código como
input signed [7:0] SIGNAL
pero en la UCF quiero asignar cada bit individualmente. Actualmente mi código en la UCF es algo así como
NET "SIGNAL[0]" LOC = P35 | IOSTANDARD = LVCMOS33 | DRIVE...
Estoy tratando de diseñar y probar un sumador BCD de 8 bits usando Verilog HDL en modelsim y he intentado dos métodos diferentes de implementación, pero sigo dando el mismo resultado, es decir, puedo obtener valores BCD hasta una suma de 19. Des...
Estoy escribiendo un fsm que se toca entre s1 y s2 y no pasa al siguiente estado. Incluso si aumento la demora después de s3 (para que se complete la operación). Incluso observé la simulación de que los datos estaban disponibles en ese instante,...
He estado trabajando en un proyecto que requiere el uso de tres canales XADC, preferiblemente un diferencial real con aproximadamente 50 cps y dos canales de 1 sps de un solo extremo (por ejemplo, Vp / Vn, A0, A1). Después de mirar la Demostrac...