He estado trabajando en un proyecto que requiere el uso de tres canales XADC, preferiblemente un diferencial real con aproximadamente 50 cps y dos canales de 1 sps de un solo extremo (por ejemplo, Vp / Vn, A0, A1). Después de mirar la Demostración de XADC en el sitio de Xilinx, estuve Capaz de descubrir cómo implementar el canal diferencial en Vp / Vn, sin embargo, todos mis intentos de tener otros dos canales activos utilizando el secuenciador provisto han tenido más de un canal XADC activo al mismo tiempo o no hay canales activos.
Lo que me sorprende especialmente es que, incluso al compilar el proyecto XADC de ejemplo, los canales A6 / A7 y A8 / A9 se activaron simultáneamente. ¿Es este el comportamiento correcto? ¿Cuál sería el caso de uso de dos canales ADC diferenciales simultáneamente activos cuando la placa solo tiene un par dedicado?
Idealmente, me gustaría implementar algo similar al diseño de ejemplo en Verilog, alternando los canales a intervalos regulares en lugar de usar los interruptores físicos en la placa. ¿Es algo como esto posible con este tablero en particular? Sería aceptable si los tres canales fueran de un solo extremo, si no es posible mezclar los de un solo extremo con el diferencial.
Información adicional:
También he probado el diseño de ejemplo para el Arty S7-50, y no he tenido tanta dificultad con canales activos simultáneamente. Si pudiera usar esta placa para mi proyecto, lo haría, pero también necesito usar el procesador dedicado.
Referencias: