Tengo una pregunta de duda. Sé que puedo usar "inout ports" para conectarme a un pin, pero ¿puedo usar "inout ports" para conectar internamente 2 módulos?
Lo pregunto porque escribí un controlador SRAM y un modelo HDL de la SRAM, y recibo est...
Estoy intentando ejecutar un diseño complejo que usa tanto los archivos verilog como los archivos verilog del sistema en Quartus, pero no funcionan. En parte debido a los errores de sintaxis (a VHDL como asignar salidas adecuadas con el registro...
Tengo la siguiente asignación combinatoria en un módulo verilog:
assign ififo_di = fetching_pc ? { 5'h02, 3'h7, 16'h8000 } : decoded_insn;
donde ififo_di es una salida, fetching_pc es un registro local y decoded_insn es...
Estoy intentando ejecutar un viejo proyecto de minería de Bitcoin en Vivado. El código antiguo está escrito en Verilog y el resto de mi proyecto está en System Verilog.
Tengo un error de sintaxis que no sé cómo resolver. Básicamente se reduce...
Tengo una duda ... El error se produjo porque el rango debe estar delimitado por una expresión constante cuando se compila la siguiente línea
X = en [i + 2: i] + 1'b1;
En [i] = - 1;
Por favor, dime cómo resolverlo?
Encontré la siguiente declaración en un módulo de verilog:
localparam str2=" Display Demo ", str2len=16;
Me parece que str2 es un valor de cadena, pero me pregunto cómo se procesa esto en el siguiente fragmento de código.
always@(write_...
La interfaz de vaporización (por ejemplo, el Avalon ST)
input logic data[255:0] in_data; // a 256 bits input stream data
Las señales locales de datos como esta:
logic[255:0] bit_data; // local signal for the input data
Tengo...
Estoy intentando construir un codificador de línea de 8 a 3 que funcione utilizando la descripción de nivel de puerta en verilog. Aunque tengo modelos de trabajo, en términos de compilación y simulación exitosas, el problema recurrente parece se...
Tengo dos módulos como se muestra a continuación. ¿Puedo preguntar cuál es el registro correcto para representar un D-flip flop de Asynchronous active high set / reset (Rising clock edge)? ¿Son ambos lógicamente equivalentes?
Tabla de verdad...