Verilog localparam como cadena en vhdl?

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Encontré la siguiente declaración en un módulo de verilog:

localparam str2="  Display Demo  ", str2len=16;

Me parece que str2 es un valor de cadena, pero me pregunto cómo se procesa esto en el siguiente fragmento de código.

always@(write_base_addr)
case (write_base_addr[8:7])//select string as [y]
0: write_ascii_data <= 8'hff & (str1 >> ({3'b0, (str1len - 1 - write_base_addr[6:3])} << 3));//index string parameters as str[x]
1: write_ascii_data <= 8'hff & (str2 >> ({3'b0, (str2len - 1 - write_base_addr[6:3])} << 3));
2: write_ascii_data <= 8'hff & (str3 >> ({3'b0, (str3len - 1 - write_base_addr[6:3])} << 3));
3: write_ascii_data <= 8'hff & (str4 >> ({3'b0, (str4len - 1 - write_base_addr[6:3])} << 3));
endcase

¿Se convertirá el valor de la cadena en un valor de bit primero? Write_ascii_data tiene solo 8 bits de longitud, me parece que es demasiado corto para almacenar completamente el resultado final del proceso del caso. ¿Hay algún vhdl equivalente de la cadena localparam?

    
pregunta hendrik2k1

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