Estoy tratando de diseñar y probar un sumador BCD de 8 bits usando Verilog HDL en modelsim y he intentado dos métodos diferentes de implementación, pero sigo dando el mismo resultado, es decir, puedo obtener valores BCD hasta una suma de 19. Después de este punto, mis valores de salida simplemente equivalen a la suma binaria a menos que agregue 0110 a la suma nuevamente. Sin embargo, el diagrama lógico no permite esto. Por lo tanto, realmente apreciaría cualquier información que pueda dar en relación con mi dilema.