Tengo un diseño que crea una instancia de una memoria y un oscilador en anillo que estoy excluyendo de la síntesis al hacer que sean cajas negras (no especificando explícitamente, pero instanciando un módulo vacío con solo direcciones de puertos). Sé que necesito lef y lib para los dos bloques finalmente, pero solo necesito netlist para que simule la lógica circundante. Sé que la herramienta de síntesis eliminará cualquier lógica que no termine en una salida. Pero ¿qué pasa con los caminos que salen y entran en estas cajas negras? ¿Los verá como no lógicos y los eliminará? Si es así, ¿qué debo hacer para preservarlos?