¿Cuál es la principal diferencia entre RTL y HDL? Para ser honesto, lo busqué en Google, pero la gente está dividida en sus opiniones. Recuerdo que uno dijo que HDL es el lenguaje de computadora usado para describir un circuito digital y cuando...
Quiero entender cómo las diferentes construcciones en el código VHDL se sintetizan en RTL.
¿Puede alguien decirme la diferencia entre la construcción If-Else y
Declaración de caso ¿las construcciones de un proceso en VHDL en términos de...
Sé de dos maneras en que una herramienta de síntesis sintetiza una variable VHDL:
Variable sintetizada como lógica combinacional
Variable sintetizada como un pestillo involuntariamente (cuando se asigna una variable no inicializada a una s...
Sé las diferencias básicas entre Mealy y Moore FSM (máquina de estados finitos). Lo que quiero entender es lo siguiente:
Ventajas y desventajas de usar Mealy sobre Moore y viceversa
En qué situación Moore es más adecuado que Mealy y viceve...
Tengo un montón de transistores 2N3904 y me gustaría usarlos para mi proyecto de lógica RTL. Según lo que pude averiguar en la web y las partes que tenía, conseguí que las puertas lógicas funcionaran bastante bien con los siguientes valores:...
Estoy sintetizando algunas unidades de multiplicación en Verilog y me preguntaba si generalmente obtendrás mejores resultados en términos de ahorro de área / energía si implementas tu propia CSA utilizando Booth Encoding al realizar solicitudes...
Como sé, el tiempo de configuración es al menos el tiempo requerido para que los datos se mantengan estables en la entrada de un FF antes del borde sensible del reloj. El tiempo de espera es el tiempo requerido para que los datos permanezcan est...
Quiero crear una instancia de un módulo que tenga parámetros usando el bloque de generación. Pero quiero asignar diferentes valores a los parámetros para diferentes instancias del módulo.
Por ejemplo:
Este es mi módulo que quiero ins...
Soy bastante nuevo en Verilog y en general Diseño Digital. Estoy trabajando en un proyecto que tiene una máquina de estado. El módulo, en un estado particular, recibe un paquete de solicitud de lectura de otro módulo y tengo que descodificar el...
Soy un estudiante senior de ingeniería eléctrica que está muy interesado en el diseño de FPGA y RTL. Pero recientemente, después de enterarme de lo que son capaces los compiladores de HLS, tuve que considerar la posibilidad de que eventualmente...