¿Puede un flip flop funcionar a más de 800MHz? [cerrado]

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Como sé, el tiempo de configuración es al menos el tiempo requerido para que los datos se mantengan estables en la entrada de un FF antes del borde sensible del reloj. El tiempo de espera es el tiempo requerido para que los datos permanezcan estables después del borde del reloj.

Usualmente uso un reloj de un OSC de 24MHz, cuando uso una placa de prueba. Pero cuando me sintetizo con el RTL para hacer un chip, solía usar 88MHz a 120MHz. Creo que esto significa que esta placa puede funcionar a casi 120MMz.

Entonces, ¿qué pasa si quiero hacer un chip con RTL que funciona a una frecuencia de casi 800 MHz, entonces esto significa que el Flip-Flop funciona en 800 MHz?

Si es así, ¿qué compañías fab soportan esa frecuencia? ¿Es esta manera posible? ¿Esto es necesario algún proceso único en una fab?

    
pregunta bural

2 respuestas

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Aquí hay una D-flip-flop especificada para funcionar a 40 Gbps. Los tiempos de configuración y espera se anuncian como 4 ps. Sólo consume unos 750 mW.

Estos se fabrican con un proceso SiGe, aunque no sé cuál.

Hay varias fundiciones que ofrecen procesos SiGe, incluyendo GlobalFoundries, TSMC y TowerJazz.

    
respondido por el The Photon
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(lo que se muestra a continuación es mi comprensión de la situación, pero solo hago diseño de FPGA, no ASIC, por lo que algunos bits pueden ser un poco de datos)

Sí, se pueden hacer chanclas que funcionen tan rápido. De hecho, eso es bastante lento para los estándares modernos, cualquier fundición de silicio importante no debería tener problemas para hacerlo. Si está trabajando con una fundición de silicio, debe indicarle qué bibliotecas de células debe utilizar en sus herramientas para aprovechar su proceso.

Luego, sintetizaría su diseño, vería en los informes qué rutas son los cuellos de botella y modificará su diseño para mejorarlos. También puede decidir que necesita pasar a un proceso más costoso o a un conjunto de bibliotecas más rápido (pero con más hambre).

Recuerde que las velocidades del reloj no solo están limitadas por los flip flops sino por la lógica combinatoria entre ellos. El reloj para retrasar la salida del flip-flop de origen, el retardo en la lógica combinatoria, el retardo de enrutamiento y el tiempo de configuración del flip-flop de destino tienen que ocurrir entre un borde del reloj y el siguiente.

Tenga en cuenta que la lógica programable es mucho más lenta que el silicio dedicado. Obtener más de 150MHz o más en la lógica programable es difícil. No se trata tanto de los flip flops como de toda la compleja lógica de enrutamiento que une todo de manera arbitraria.

También la entrada y la salida se convierten en un problema. Es extremadamente difícil hacer que los pines IO funcionen a ese tipo de velocidades.

    
respondido por el Peter Green

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