Casi todos los libros y blogs de verilog sugieren que no se incluyan las tareas de bloqueo y desbloqueo en el mismo bloque siempre.
Pero a veces también veo un código que tiene un código de bloqueo y desbloqueo en el mismo bloque, aún puede f...
En el informe de sincronización de una síntesis con Synopsys VCS, una advertencia indica:
Advertencia: El diseño contiene 8 redes de alto fanout. Se utilizará un número de fanout de 1000 para los cálculos de demora que involucren estas red...
Hay una cosa que me molesta acerca de los flip-flops: por lo general, se usan los flops activados por el borde, los cuales D y actualizan su Q en la posición, es decir, el pestillo maestro tiene el reloj invertido y el pestillo del esclavo tie...
Tengo una simulación RTL donde el módulo TB es el banco de pruebas para el módulo A.
El módulo A genera $ fatal cuando cumple con alguna condición que no le gusta.
El módulo TB genera / recopila transacciones hacia / desde A. ¿Hay alguna mane...
Estoy creando un diseño RTL usando Synopsys DC y la biblioteca GTECH que viene con él. Se genera utilizando componentes FD1, FD2, FD4. Me gustaría construir el diseño sin los componentes FD2, FD4. ¿Hay alguna forma de evitar que se usen las celd...
Tengo un archivo BSDL para un dispositivo para el que necesito generar patrones de prueba a través de un FPGA. Aprendí que BSDL es un subconjunto de VHDL pero el archivo parece que describe el hardware del DUT. Sé que este archivo es interpretad...
Tengo un diseño que crea una instancia de una memoria y un oscilador en anillo que estoy excluyendo de la síntesis al hacer que sean cajas negras (no especificando explícitamente, pero instanciando un módulo vacío con solo direcciones de puertos...
Tengo 2 relojes en mi diseño. Un reloj externo lento y un reloj oscilador en anillo de alta frecuencia. Para el reloj externo, estoy usando el comando create_clock para especificar el tiempo. El bloque del oscilador en anillo está instanciado de...
Estoy buscando algún programa independiente que genere un diagrama (esquema) RTL a partir del código vhdl.
No quiero un ejemplo de formulario IDE complejo de Xilinx o algo así.
Simplemente un programa simple que incluso puedo ejecutar desde la l...
Queríamos que el PCIe de Xilinx conectara el usuario Logic (xHCI Host Controller) a la PC a través del puente PCIe. He adjuntado nuestro diagrama de bloques del sistema.
Por favor, ayuda sobre cuál usar entre estos dos ...
1) Bloque integr...