Estoy aprendiendo diseño de lógica digital con FPGA, y estoy usando el Xilinx Spartan6 FPGA. Puedo simular con éxito mi diseño correctamente, pero el diseño no funciona correctamente cuando lo descargo en mi FPGA.
Por esta razón, estoy tratan...
Estoy diseñando un circuito lógico convertidor de binario a BCD para implementarlo en FPGA de Xilinx Spartan 6, y tengo una advertencia durante la síntesis que se parece a esto:
WARNING:Xst:2170 - Unit binary_to_bcd_converter : the following s...
¿Existe un nombre de uso común para describir un protocolo de transferencia de datos de "espera a doble cara"?
Este es un esquema unidireccional en el que los datos se transfieren en el borde del reloj si tanto el remitente como el recepto...
Estoy trabajando en un proyecto vhdl / fpga usando el módulo vga. Estoy tratando de hacer que un objeto caiga con una aceleración (gravedad). Encontré una respuesta a otro problema, y sugiere implementar algo similar a estas ecuaciones:
Po...
Estoy tomando un curso de diseño digital y no obtuve algo. El diseño de RTL incluye ruta de datos y controlador, está bien, pero ¿cuál es la relación entre estos y los módulos verilog? Por ejemplo, ¿es el controlador un módulo en verilog? En gen...
Revisé los documentos que indican la diferencia entre el pestillo y el flip flop. Incluso me topé con los escenarios en los que se crean pestillos no intencionales en los diseños RTL.
Mi duda, ¿hay alguna aplicación real para el cierre?
Estoy escribiendo un controlador para un módulo DDR de baja potencia / móvil en mi FPGA. Para permitir la depuración, uso un modelo funcional escrito en Verilog. En él, el tiempo de configuración y retención de alguna señal se establece en 1.5 n...
Quiero usar los componentes lpm_dff en mi diseño. Puedo compilar el código sin problema en modelsim , pero cuando intento simular mi banco de pruebas recibo este error. También agrego la biblioteca lpm cuando simulo el banco...
Casi todos los ASIC que existen, si se basan en flip-flop. En resumen, DFF es dos cierres apretados juntos. Mientras que en un diseño basado en pestillo puede "separar" estos dos pestillos y apretar la lógica entre ellos. El diseño basado en pes...
Si tengo un diseño que ha leído el reloj y el reloj de escritura, y quiero que funcione en los siguientes escenarios:
reloj de lectura más rápido y reloj de escritura más lento
reloj de lectura más lenta y reloj de escritura más rápido...