Estoy escribiendo un controlador para un módulo DDR de baja potencia / móvil en mi FPGA. Para permitir la depuración, uso un modelo funcional escrito en Verilog. En él, el tiempo de configuración y retención de alguna señal se establece en 1.5 ns. Si entiendo todo correctamente, esto significa que la señal no puede cambiar 'dentro de' 1.5 ns de un flanco ascendente de reloj.
Sin embargo, el RTL que he escrito no incluye el tiempo, por lo que la señal parece cambiar instantáneamente, lo que produce advertencias de tiempo de espera.
Por un lado, no estoy demasiado preocupado; Solo estoy recibiendo advertencias, y creo que durante un proyecto para mi universidad, se nos dijo que simplemente ignoráramos estos errores.
Por otro lado, no me gusta ignorar las advertencias. El fabricante no habría implementado estas advertencias si no tuvieran un propósito. Como Xilinx ISE puede verificar las restricciones de tiempo, creo que debería ser posible enrutar y mapear mi diseño, y usar los tiempos generados de alguna manera (pero quizás estoy simplificando las cosas aquí).
Estoy seguro de que hay más personas con el mismo problema. ¿Cuál es la forma correcta de lidiar con estas advertencias?
Editar: en esta página , encontré algo más de información. Puede generar un modelo de simulación de mapa posterior o de lugar y ruta. Sospecho que esto incluye los tiempos. Sin embargo, parece que solo modelsim puede realizar la simulación.
Aclaración: idealmente, podría sintetizar (o al menos llegar tan lejos en el proceso de generar el diseño como sea posible) mi parte del diseño (tengo el RTL y he especificado el tablero, así que creo esto debería ser posible), luego combínelo en un banco de pruebas con el modelo funcional para probar si mi diseño tiene los retrasos de tiempo adecuados. Sin embargo, no puedo hacer que esto funcione en Xilinx ISE 14.7.