Casi todos los ASIC que existen, si se basan en flip-flop. En resumen, DFF es dos cierres apretados juntos. Mientras que en un diseño basado en pestillo puede "separar" estos dos pestillos y apretar la lógica entre ellos. El diseño basado en pestillos tiene varias ventajas:
- Tiempo prestado: puede relajarse mucho tiempo
- Área reducida y consumo de energía: obtiene la misma lógica con la mitad de los registros
Desventajas:
- Los relojes de dos fases con tiempo muerto son necesarios
- Es difícil envolver tu cabeza con el concepto
- Las herramientas no admiten el concepto fácilmente
- Difícil de prototipo. Cada FPGA tiene un DFF en su celular, no un pestillo
- Es difícil hacer una cadena de escaneo
¿Son estas desventajas tan graves que se abandonaron los diseños del pestillo? Quiero decir, si tuviéramos las herramientas EDA y FPGA adecuadas, todavía podríamos hacerlo, ¿verdad? ¿O me estoy perdiendo algo realmente importante aquí?