¿Por qué los diseños basados en pestillos no son comunes en estos días?

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Casi todos los ASIC que existen, si se basan en flip-flop. En resumen, DFF es dos cierres apretados juntos. Mientras que en un diseño basado en pestillo puede "separar" estos dos pestillos y apretar la lógica entre ellos. El diseño basado en pestillos tiene varias ventajas:

  1. Tiempo prestado: puede relajarse mucho tiempo
  2. Área reducida y consumo de energía: obtiene la misma lógica con la mitad de los registros

Desventajas:

  1. Los relojes de dos fases con tiempo muerto son necesarios
  2. Es difícil envolver tu cabeza con el concepto
  3. Las herramientas no admiten el concepto fácilmente
  4. Difícil de prototipo. Cada FPGA tiene un DFF en su celular, no un pestillo
  5. Es difícil hacer una cadena de escaneo

¿Son estas desventajas tan graves que se abandonaron los diseños del pestillo? Quiero decir, si tuviéramos las herramientas EDA y FPGA adecuadas, todavía podríamos hacerlo, ¿verdad? ¿O me estoy perdiendo algo realmente importante aquí?

    
pregunta artemonster

2 respuestas

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Sus "ventajas" no retienen el agua.

Las herramientas de síntesis modernas pueden mover la lógica alrededor de los registros para optimizar el tiempo, por lo que los pestillos no ofrecen ninguna ventaja allí.

¿Cómo se obtiene "la mitad de los registros" al dividirlos? Suena como el mismo número de registros para mí.

    
respondido por el Dave Tweed
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No estoy de acuerdo con tu resumen de lo que es un DFF. Un DFF garantiza que la temporización debe estar relacionada con un solo evento: el flanco ascendente del reloj.

Tu idea es hacer diseños totalmente asíncronos. Bueno ... buena suerte con hacer un cierre de tiempo con tal diseño. Sería una pesadilla.

    
respondido por el Claudio Avi Chami

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