Hola, estoy tratando de hacer algo como esto
'define PORTS 4
module mulitplexer
(
input logic clock,
generate
for(genvar n = 0; n < 'PORTS; n++) begin
output a_t multiplx_a_[n],
input a_fc_t a_multiplx_[n],
inp...
Esta pregunta está en el contexto del uso de verilog / systemverilog para RTL sintetizable.
Tengo algunas señales vectoriales que van a través de los límites de los módulos que actualmente están definidos como puertos de entrada.
La razón por...
Supongamos que tengo un componente, llamado Top_Level, que tiene un montón de registros que utiliza. Hay algunos subcomponentes que realizan alguna lógica combinacional utilizando los registros. También hay un proceso cronometrado, Process_1, qu...
Estoy desarrollando un bloque de canalización para su inclusión en un ASIC. Quiero decidir entre diseñar el bloque como Mealy machine o como Máquina más .
¿Esta opción tiene implicaciones para cierre de tiempo ?
No hay respuesta aquí:...
Hice el código verilog de un circuito. Estaba simulando bien y dando salida correcta después de la simulación. Ahora hice síntesis, el esquema RTL después de la síntesis que muestra un cuadro verde y rojo. ¿Está indicando algún tipo de error?
Po...
Espero que alguien esté familiarizado con Catapult: las etiquetas disponibles hacen que parezca poco probable.
Mi problema es que tengo dos bloques (como se ve en Quartus) en los que se trabaja de forma independiente, RTL independiente.
De...
Necesito implementar este código para sintetizar y hacerlo para que xor21 y and21 funcionen por separado.
module top(
input a, b, x,
output c
);
always @(a or b or x)
begin
if(x)
xor21 x1 (.a(a), .b(b), .c(c));
e...
Estoy tratando de entender los sistemas RTL (Nivel de Registro-Transferencia) y, en particular, la implementación del subsistema de control por medio de gráficos de ejecución secuencial. No entiendo cómo implementar una construcción como esta:...
Hay dos relojes de la misma frecuencia, pero uno tiene un cambio de fase. Entonces tenemos dos relojes, uno adelantado y otro retrasado. ¿Cómo podemos determinar qué reloj ha llegado primero?
Una forma sería usar otro reloj más rápido en el d...
Tengo algunas preguntas casi sin correlación, por lo que las voy a endurecer, espero que puedan ayudarme:
1) Estoy estudiando Diseño RTL, y la pregunta es a nivel de la ruta de datos, unidad aritmética ecc. No entiendo por qué y cómo se puede...