Tengo un archivo BSDL para un dispositivo para el que necesito generar patrones de prueba a través de un FPGA. Aprendí que BSDL es un subconjunto de VHDL pero el archivo parece que describe el hardware del DUT. Sé que este archivo es interpretado por un ATE al que no tengo acceso por razones obvias. ¿Existe alguna herramienta que pueda generar RTL sintetizable que pueda colocar en el FPGA para generar los vectores descritos por el archivo BSDL?
BSDL es lenguaje de descripción de exploración de límites. Describe, como dice, la arquitectura de exploración de límites de un chip / troquel, es decir, el mapeo entre pines, almohadillas de E / S internas y celdas de exploración de límites de una manera en que puede conducir una prueba interna o una prueba externa.
De IEEE-1149.1 § B.3:
BSDL no es un lenguaje de descripción de hardware de propósito general, está destinado únicamente como un medio para describir aspectos clave de la implementación de esta norma dentro de un componente en particular. Una descripción BSDL no es en sí misma un modelo de simulación.
BSDL es un subconjunto de VHDL en el sentido de que sus diseñadores reutilizaron la declaración de entidad y las declaraciones de atributos de VHDL (en su mayoría), y especificaron otro lenguaje realmente integrado en los literales de cadena. Para mí, este es otro idioma. La reutilización de VHDL solo es útil cuando se trata de una definición de celda BS personalizada que se puede incrustar en paquetes VHDL (IEEE-1149.1 B.10), algo que casi nadie usa.
Para las pruebas a nivel de placa, un ATE no puede hacer nada útil con solo BSDL de chips. También necesita el netlist. Alternativamente, un ATE puede usar vectores de prueba que se generaron desde BSDL y Netlist y se guardaron en un formato de vector de prueba, como SVF o HSDL.
Entonces, para su problema inicial: como no hay información sintetizable real en BSDL, no tiene sentido convertirla en Verilog.
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