¿El enfoque de diseño de Síntesis de alto nivel (HLS) para los FPGA reducirá la demanda de los diseñadores de RTL? [cerrado]

Mientras el rendimiento esté limitado por los recursos, la comprensión de la funcionalidad de menor nivel del hardware y la codificación para lidiar con sus idiosincrasias siempre producirá soluciones más eficientes y, por lo tanto, más rentables.

Si una aplicación puede tolerar penalizaciones por área, velocidad y / o costos, entonces las soluciones HLS pueden ser suficientes. A excepción de las aplicaciones de bajo volumen, creo que pasará mucho tiempo antes de que se pueda ignorar la eficiencia de un diseño, por lo que el mercado para los diseñadores expertos en HDL no desaparecerá en el corto plazo. Aquellos que entienden la funcionalidad de nivel inferior también pueden exigir un salario más alto.

En C y en la programación de ensamblajes, si desea optimizar el código y hacerlo correr lo más rápido posible, el código se optimiza a mano para la arquitectura de la CPU y su canalización. El código está incluso optimizado para los tamaños de caché en las CPU. Incluso las matrices de desplazamiento pueden optimizarse para las estrategias de carga de caché. Si bien tenemos menos programadores de códigos de máquina, todavía son necesarios.

Lo mismo ocurre con los diseñadores de RTL \ FPGA. Si desea que su RTL se optimice, necesitará un diseñador que pueda entender la arquitectura de FPGA en un nivel alto. Un diseñador de RTL puede entregar diseños optimizados, que una computadora no tendrá esa capacidad porque no tienen conectividad y no entienden ideas como los humanos.

Finalmente, el compilador eliminó más o menos al programador de ensamblajes. Pero tomó mucho tiempo, y todavía hay algunos de pago, optimizando las funciones de alta velocidad al Nth. Hay más pasatiempos, que lo hacen de la manera más difícil por diversión.

Eventualmente, HLS eliminará más o menos al diseñador de niveles RTL. Pero tomará mucho tiempo, y aún habrá algunos pagos por ...

Personalmente, creo que nos dirigimos hacia la codificación de nivel superior, ya que las partes están creciendo en órdenes de magnitudes (en recursos, es decir).

Pero creo que su trabajo será seguro por un tiempo, y he aquí por qué: los compiladores eventualmente hicieron que los programadores de ensamblajes se extinguieran, pero tomó bastante tiempo. Por lo general, los FPGA tienen una demanda mucho menor que el software, por lo que creo que esto reducirá la cantidad de personas / recursos que se verán en este esfuerzo de hacer posible esta codificación de nivel superior.

Como mínimo, las personas involucradas en el desarrollo de esas herramientas de HLS tendrán que saber cómo funcionan y, por lo tanto, entender los detalles de RTL. Al igual que con la programación general de hoy en día, cuando hay compiladores en cada compilador / HAL / equipo de biblioteca del sistema.

Incluso para los diseñadores habituales de HW, el conocimiento de RTL será una gran ventaja. ¿Cómo depurará su código HLS que no funciona como espera, si no comprende el concepto en el que se basa? De nuevo, esto es lo mismo que con el software, donde los programadores que no tienen idea de ensamblaje pueden bloquearse completamente durante la depuración cuando ven una variable sin dirección o punto de interrupción dentro de una función integrada o parcialmente combinada que se dispara "sin razón".