No tengo acceso a los transceptores de alta velocidad FPGA. Así que deseo modelar el canal de los transceptores de alta velocidad que no está libre de errores para que pueda probar mis códigos si están funcionando bien o no. ¿Hay alguna forma de modelar un canal físico usando verilog?
Si solo desea simular errores de bit, puede hacerlo sin la complejidad de simular un transceptor completo. Simplemente calcule qué distribución necesita para sus errores de bit, y cambie los bits de acuerdo con esa distribución.
Lea otras preguntas en las etiquetas fpga verilog transceiver