Verilog bit slicing para acceder a evry other bit

¿Cuál es una forma elegante en verilog para dividir un bus / matriz para dividir la matriz en dos (una matriz tiene los índices impares del padre y la otra los índices pares)

Ejemplo de lo que quiero: Matriz original A [5: 0] Child_odd = {A [5], A [3], A [1]} Child_even = {A [4], A [2], A [0]}

Actualmente estoy usando un método torpe de si (índice% 2 = 0) child_even = A [índice] más child_odd = A [índice]