verilog registrarse con reloj

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verilog registrarse con reloj

#1 de dave_59 (0 votos)

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Ahora, he estado aprendiendo Verilog pero me he quedado atascado con algunos problemas fáciles.

always@(posedge clock)
if(reset == 1’b1) leds_r <=0;
else leds_r <= leds_r + 1;

Puedo entender if(reset==1'b1)leds_r<=0; pero el asunto es else leds_r <= leds_r+1; ¿qué significa eso?

Lo activé con solo el código always@(posedge clock) leds_r <=leds_r+1; utilizando Spartan-3A / AN Starter Kit Board luego, después de presionar el botón de reinicio, se borraron todos los leds.

verilog register

pregunta HoSeong Lee

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Es esencialmente el significado detrás de la codificación de abstracción del Nivel de transferencia de registro (RTL). Está describiendo la transferencia de datos a registros en cada ciclo de reloj. La traducción al inglés del código sería:

En el flanco ascendente del reloj, si reset es verdadero, el registro leds_r obtiene el valor 0 , de lo contrario, el registro leds_r obtiene el valor actual de la expresión leds_r + 1

verilog registrarse con reloj

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