¿Cuál es la mejor manera posible de realizar esquemas vs esquemas para 2 códigos de nivel de compuerta Verilog?
Quiero hacer Svs como lo hacen las personas para LvL en caso de diseño contra diseño. SvS también está disponible para netlist de especias.
Creo que te estás refiriendo a lo que se denomina verificación formal de equivalencia . Cuando realiza cambios en una lista de redes a nivel de puerta para cumplir con el tiempo, la carga o cualquier otro objetivo de optimización, un verificador de equivalencia utiliza una prueba simbólica para verificar que la funcionalidad sigue siendo la misma. La prueba es exhaustiva, lo que significa que no es necesario simular con un conjunto de pruebas.
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