¿Por qué el tiempo de simulación de una lista de redes sintetizada depende del período de reloj en el que está restringido?

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Tengo un diseño que luego de la síntesis en el reloj 500 picosegundos en dc_shell toma aproximadamente 2 minutos ejecutar la lista de redes sintetizada contra el banco de pruebas. El netlist sintetizado funcionó como se esperaba.

Después de eso, reduje el período de reloj a 400 ps y volví a sintetizar. El tiempo se cumple de nuevo con una holgura de 0,43. Esta nueva lista de redes solo tomó 10 segundos para completar la simulación y todos los resultados son x.

¿Por qué es que dc_shell dice que el tiempo es MET, pero la simulación es demasiado rápida y los resultados son x. ¿Alguien puede por favor iluminarme sobre esto?

    
pregunta user3219492

1 respuesta

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DC_Compiler parece tener un problema al sintetizar la señal de reinicio de los flipflops síncronos en algunos casos.

Al agregar esta directiva de compilación dentro de mi módulo de flipflop se resolvió el problema: // synopsys sync_set_reset "rst"

Aquí primero está el nombre de la señal de reinicio de mi DFF.

    
respondido por el user3219492

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