Simulando el núcleo IP (es decir, ALT_FP_DIV) en Altera modelSim da "z" (alta impedancia) como salida

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Estoy tratando de simular (prueba funcional) un proyecto que contiene mis propios códigos y algunas instancias de Altera Floating Point IP Core generadas utilizando MegaWizard en ModelSim.

Todos los bloques de IP instanciados, como ALTFP_DIV, ALTFP_LOG, ALTFP_ADD_SUB no producen salidas (el resultado es "z"). Las señales de entrada para estos bloques, como clock, clk_en y aclr, están configuradas correctamente.

No estoy seguro de si me faltan pasos especiales que simulen los bloques de IP.

Mi procedimiento para configurar esta simulación es el siguiente:

  1. Activar modelSim
  2. Crear nuevo proyecto bajo un nuevo directorio arbitrario
  3. Agregar archivos existentes de mi propio proyecto que está escrito en Verilog (un grupo de archivos .v, incluidas las instancias centrales de IP)
  4. Compile en modelSim, todos los archivos se comprueban en verde (indica que está bien)
  5. Comience a simular seleccionando el módulo de nivel superior - cargas y puedo ver las formas de onda de algunas señales. Mi propio código tiende a tener valores esperados, pero las conexiones a la salida de estos módulos principales IP dan "z".

Punto final: hay archivos asociados con la creación de estos IP core a través de megaWizard. nombres como ADD_SUB_BB, ADD_SUB_INST. Los archivos core_name_bb.v están marcados en verde en la compilación en modelSim, mientras que los archivos core_name_INST.v no se procesan, por lo que simplemente excluí estos archivos de la lista del proyecto que aparece en modelSim (no estoy seguro si ese es el factor).

¡Cualquier puntero sería muy apreciado!

    
pregunta user3466895

1 respuesta

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Parece que está intentando estimular módulos de caja negra, pero el sintetizador no puede encontrar la implementación. ¿Está seguro de que ha incluido todos los componentes principales de IP?

    
respondido por el alex.forencich

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