Estoy desarrollando varios módulos Verilog con la máquina de estado para una placa fpga.
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Cuando hice la simulación de los módulos, usé "$ display" para obtener lo que está sucediendo en el módulo o, de lo contrario, la información de estado.
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Ahora estoy implementando los mismos módulos en la fpga. Como "$ display" no es compatible con el hardware que pensé utilizar UART para enviar la información de estado a un terminal en una PC o computadora.
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Para eso estoy usando el modelo UART verilog obtenido de opencore.org . Pero al mismo tiempo solo se puede suministrar un byte a UART para la transmisión.
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Pero la información de estado contiene varias longitudes de caracteres como "Prueba aprobada", "Estado de restablecimiento ingresado", etc.
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¿Existe algún método fácil para enviar cadenas de longitud variable en el puerto UART de manera muy similar a una sintaxis de $ display?