Preguntas con etiqueta 'verilog'

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¿Cuál es la diferencia entre un casez y una declaración de casex en Verilog?

Sé que una declaración de caso en Verilog puede comenzar con caso, casex o casez. Sin embargo, con casex y casez, ¿cuándo usaría uno sobre el otro?     
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¿Cómo acceder al mismo módulo de RAM desde diferentes módulos?

Tengo un kit de inicio ciclón v gx. Viene con 4884 bits de memoria de chip. Quiero escribir un módulo para acceder a la memoria onchip. Por lo tanto, he generado el diseño de referencia ip del ram del catálogo de ip como este: module onchipmem...
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¿Por qué parece que no hay demora en la lectura de un ram de bloque?

Estoy tratando de aprender Verilog y sentí curiosidad por la razón por la cual el bloque de mi FPGA parece proporcionar los datos que solicito al instante. Esperaba que hubiera algunos relojes que tendría que esperar antes de que mis resultados...
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¿Cómo redirigir / regenerar un reloj de entrada a un pin de salida en mi diseño FPGA (Verilog)

Tengo un ADC que requiere que le envíe 20 pulsos de reloj cuando solicito leer datos de su registro interno (después de haberlos activado para leer datos de mi sensor). Pude simular esto perfectamente bien en ModelSim, pero soy nuevo en Veril...
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always_ff siempre se ejecuta antes que always_comb en ModelSim

Tengo un ejercicio que separa la lógica de peine de la lógica secuencial en el bloque always_ff. Sin embargo, encontré que el orden de las ejecuciones always_comb y always_ff es diferente entre los diferentes simuladores. Por lo que sé, el...
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Haciendo un contador mod-13

¿Cuál es la forma más óptima de hacer un contador de mods que no sea una potencia de 2? El incremento del contador es una variable Mi enfoque en un contador mod-13 por ejemplo: wire [3:0] counter_d ; reg [3:0] counter_q ; wire [4:0] coun...
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Verilog - conectando múltiples buses bidireccionales

He estado diseñando una computadora retro en verilog como un ejercicio y hasta ahora tengo una CPU simple de 8 bits que se comunica directamente con un solo chip RAM a través de un puerto de datos bidireccional. Esto funciona muy bien en mis pru...
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diferentes enfoques para implementar el contador del programa

Quiero implementar el siguiente circuito contador de programas de 32 bits: yesteesmicódigoverilogactual:moduleprogram_counter(d,inc,ld,clr,clk,Q);input[31:0]d;inputinc,ld,clr,clk;outputreg[31:0]Q;reg[31:0]q_inter;always@(posedgeclk)beginif(clr)...
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Duplicar identificaciones en archivos VCD

Miré en uno de los archivos VCD que se generó cuando ejecuté un banco de pruebas Verilog usando la suite ncverilog de Cadence. Allí, noté muchos cables (que pertenecen a diferentes ámbitos de módulos) que se les había dado exactamente las mismas...
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¿Cómo funcionan una declaración "if" y una declaración "always @" en Verilog?

Estoy intentando programar un registro de pila de 8 niveles para un contador de programa. Está funcionando lo suficientemente bien, pero por alguna razón, cuando lo pruebo, algunas combinaciones de entradas producen resultados inesperados. Esto...