¿Por qué parece que no hay demora en la lectura de un ram de bloque?

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Estoy tratando de aprender Verilog y sentí curiosidad por la razón por la cual el bloque de mi FPGA parece proporcionar los datos que solicito al instante. Esperaba que hubiera algunos relojes que tendría que esperar antes de que mis resultados estuvieran disponibles.

En la CPU de una computadora tradicional, los únicos datos disponibles de inmediato son los que están almacenados en un registro, ¿es correcto? Los datos almacenados en cachés o en RAM deberían ser introducidos en un registro antes de que pueda ser operado, ¿verdad? ¿Se implementan estos objetos de bloque de bloque a través de registros en el chip?

Gracias

    
pregunta NeilMonday

1 respuesta

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¿Hiciste una instancia de una IP primitiva generada o la inferiste con una matriz?

IP normalmente tiene una opción para la salida registrada o no.

Si es primitivo o inferido, usted decide si lo registra (proceso cronometrado) o no en su RTL. La primitiva suele ser una salida asíncrona, guarde los atributos específicos del proveedor que puedan estar asociados con ella.

Como @EugeneSh. dijo, la hoja de datos le dirá todo lo que necesita saber.

  

Los datos almacenados en cachés o en RAM deberían ser recogidos en un registro antes de que pueda ser operado en la derecha?

No necesita registrar una señal para operarla ... Depende de la situación. Para leer la memoria, probablemente lo haría.

  

¿Se están implementando estos objetos de bloque de bloque a través de registros en el chip?

Puede elegir "insertar" la memoria en los registros durante la síntesis, pero, si tiene RAM disponible, por lo general usaría la RAM (y la herramienta se implementaría de manera predeterminada también para implementar así ... especialmente si usó una primitiva ). La hoja de datos le indicará la cantidad de RAM que tiene y cómo está organizada. El informe de síntesis le dirá cómo se implementó.

Para hacer la vida más fácil, solo inferiría RAM con una matriz.

    
respondido por el CapnJJ

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