Preguntas con etiqueta 'verilog'

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Falta la señal en la lista de sensibilidad y el truncamiento de la expresión

Para el siguiente módulo, recibo varias advertencias, ¿me pueden aconsejar cómo resolverlas? Línea 22: El resultado de la expresión de 17 bits se trunca para encajar en el destino de 16 bits. Línea 25: la señal que falta en la lista de sensi...
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No puedo instanciar submódulos dentro del bloque siempre

Estoy diseñando una unidad de punto flotante en verilog. He diseñado módulos de sumar, desplazar y multiplicar por separado en verilog. Quiero llamar a todos estos módulos y hacer un único módulo principal. No puedo crear instancias de estos mód...
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CPU Soft core en FPGA

Necesito consejos aquí. Uno de mis proyectos de pasatiempo a medio plazo es crear un emulador de conjunto de instrucciones de ISA populares (por ejemplo, ARM7) en un dispositivo FPGA. Mucha gente ha hecho esto antes. Mis requisitos son esp...
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Periodo de reloj usando el código Verilog

Quiero calcular el período de tiempo utilizando el código Verilog. ¿Es esta la forma correcta de obtener un período de tiempo de reloj de una frecuencia particular? Por favor, sugiéreme un código Verilog mejor. El código no funciona. He escri...
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Problema al compilar verilog

Me doy cuenta de que este código verilog no es ideal, y más adelante podría pedir una revisión general en algún lugar, pero en este momento no estoy buscando una revisión general, excepto en la medida en que afecta el problema que tengo Está rot...
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¿Cómo restringe el compilador de diseño las rutas combinatorias?

Esto se refiere a la pregunta que se hace aquí: Cómo encontrar la ruta crítica de la combinación Lógica . Cuando se ejecuta el comando de compilación de diseño report_timing , parece que el requisito de tiempo para el multiplicador combin...
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Manipulación de cadenas en Verilog sintetizable

Estoy interesado en implementar un protocolo de comunicación basado en ASCII en Verilog para un FPGA. El protocolo de comunicación es FIX y requeriría varias manipulaciones de cadena. ¿Qué herramientas / bibliotecas debo usar para la manipula...
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Verilog: Escape de caracteres no imprimibles en la inicialización de cadenas

Estoy tratando de escapar de caracteres no imprimibles en inicializaciones de cadenas en Verilog. En C, se pueden escapar caracteres no imprimibles como se describe aquí . En Verilog, hay un mecanismo de escape, pero de forma extraña, aparen...
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¿Qué es la opción de inicio DONE_cycle?

En ISE, es posible seleccionar varias "Opciones de inicio" para generar la imagen FPGA haciendo clic derecho en "Generar archivo de programación", seleccionando "Propiedades del proceso" y luego haciendo clic en "Opciones de inicio". Las opcione...
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Shift register using dff verilog

Quiero crear un registro de desplazamiento utilizando d-flip-flop como elemento estructural básico, código: dff: module dff(d,q,clk,rst); input d,clk,rst; output reg q; always @(posedge clk) begin:dff_block if(rst=...