Cómo afirmar múltiples propiedades en System Verilog

Question

#1 de dave_59 (1 votos)

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¿Cuál es la manera más eficiente de afirmar múltiples propiedades en SV?

Ejemplo:

property x;
   if(expr1)
       a===b;
endproperty

property y;
   if(expr2)
       c===d;
endproperty

¿Se necesita algo como esto: assert (x && y) ?

verilog system-verilog

pregunta ECEVLSI

1 respuesta

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Puedes usar la propiedad and operator

assert (x and y);

Para su ejemplo, no hay mucha diferencia con el operador lógico && , pero ese operador solo se puede usar en expresiones booleanas.