Estoy atascado con un problema de muestreo. Estoy tratando de muestrear una línea de datos serie proveniente de un sensor. Básicamente, envío clk (máx. 5 MHz) desde el FPGA al sensor, y luego recibo los bits de datos del sensor (1 bit por ciclo de reloj).
He escrito (en Verilog) un módulo para enviar un clk de 5Mhz al sensor, pero no sé cómo muestrear una línea de datos en serie de 5Mhz con un FPGA de 50Mhz.
¿Alguna idea?
Una forma sencilla es crear una señal de habilitación de reloj, que emite un pulso alto una vez cada 10 ciclos de reloj (de su reloj del sistema de 50 MHz).
Registre sus datos seriales entrantes como una entrada a un DFF, sincronizados con el reloj de su sistema y habilitados para el reloj con la señal creada anteriormente.
Esto mantiene sus registros correctamente cronometrados y evita problemas de temporización entre dominios.