La biblioteca de trabajo está vacía después de compilar el archivo fuente Verilog en Modelsim [cerrado]

De su captura de pantalla parece que no ha guardado el archivo. ¿Está seguro de haber guardado su archivo antes de compilarlo? Else ModelSim podría estar simplemente compilando un archivo vacío, lo que, por supuesto, no aportaría nada para agregar a una biblioteca.

Si ese no es el caso, intente esto:

1. Eliminar la biblioteca antigua work .
2. Use File > Change Directory para cambiar a su directorio de trabajo.
3. Vaya a File > New > Library y cree una nueva biblioteca llamada work . Esto debería crear un nuevo directorio llamado work .
4. Vuelva a crear su archivo / proyecto Verilog y asegúrese de que esté en el mismo directorio que la biblioteca que acaba de crear (no el directorio work creado en el paso 3, sino su directorio de trabajo)
5. Compilar, y debería funcionar