Este es un modelo Verilog de una serie de flip-flops D con línea de habilitación junto con un banco de pruebas utilizado en ModelSim Altera:
module Register_Design #(parameter Width = 4)
(
input Clock, Reset, Load,
input [Width - 1:0...
Soy un principiante en Verilog. Así que estoy confundido en la codificación en Verilog. ¿Puedo usar un módulo en otro módulo?
module pn(
input p,
input n,
input clk,
output reg q
);
initial begin
q = 0;
end
always @(posedge...
¿Qué puede hacer un diseñador para tener una idea de la cantidad de energía que consume un módulo diferente? Parece que deberían existir algunas heurísticas decentes para hacer esto, de lo contrario tendríamos que esperar hasta la etapa de diseñ...
Tengo una placa sin entrada de reinicio para mi diseño. Pero necesito reiniciar al inicio de la fpga.
¿Existe una solución verilog para generar este pulso?
Tengo un sistema basado en el dispositivo MAX10 de Altera que realiza las siguientes tareas:
recibe los datos y los almacena en una memoria flash en chip solo una vez.
lee todos los datos del flash en chip, los almacena en un registro 2D y...
Tengo (con suerte) una pregunta bastante sencilla sobre las declaraciones de los casos. Si muestro una señal entrante, que se devuelve como un valor de 10 bits, ¿puedo evaluar esa muestra en una declaración de caso y asignar un valor de resultad...
Si tengo la siguiente definición de módulo verilog:
module foo (
input a,
output b
);
assign b = !a;
endmodule
Y luego lo instalo dentro de otro módulo como tal
module bar (
input c,
output d
);
foo foo0 (
.a(c),...
Estoy intentando crear un módulo de controlador para la interfaz SMI en mi ethernet PHY. Mi módulo de nivel superior contiene los siguientes puertos con eth_mdio marcado como inout.
module top
(
input clk_100,
in...
Quiero inicializar los siguientes registros de 16 bits en mi módulo.
reg [15:0] coefficient[4:0];
Usé el operador de concatenación para hacer esto:
reg [15:0] coefficient[4:0] = {16'd26, 16'd270, 16'd734, 16'd21, 16'd90};
pero lo simul...
Buscando una solución inteligente (escribiendo en Verilog)
Digamos que tengo dos valores de 8 bits, y cada valor tiene una puntuación de 8 bits, para un total de cuatro entradas, y quiero combinar los dos valores en un valor de 8 bits en func...