¿El soporte de quartus II no se simula con un archivo verilog?

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Quiero simular mi módulo StreamLight , así que creo un módulo Simulatefile : 

'timescale 1ns/1ns
module Simulatefile();

reg clk;
reg reset;
wire[5:0] light;
wire counter;


//monitor motor1($light,"counter=%d",counter);
initial 
begin
     reset=0;
     clk=0;
     #1 reset =1;

     #1000 $finish;
end

always #4  clk=~clk;


StreamLight StreamLight0(.clk(clk),.reset(reset),.light(light),.counterlook(counter));


endmodule

luego, configuro este módulo como Top_Level Entity y hago clic en Analysis and Synthesis . Luego aparece el error:

"Error: No se puede sintetizar el diseño actual: la partición superior no contiene ninguna lógica"

Pero todavía no puedo simular, ¿el simulador de quartus II no simula con un archivo verilog?

    
pregunta LaiJiong

2 respuestas

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Dado que su entidad de nivel superior no tiene entradas ni salidas, no hace nada visible desde fuera del chip. Así que el software lo optimiza todo en síntesis.

    
respondido por el Brian Carlton
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Necesita crear esto como un módulo con clk y restablecer entradas, luego use un archivo de forma de onda vectorial para simularlo en su lugar. El soporte de simulación de forma de onda se eliminó de Quartus después de v9, IIRC. Utilizo Quartus II v9.2SP1 del sitio web, ya que tiene soporte de simulación incluido con el resto del programa.

    
respondido por el Shamtam

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