Como parte de mi proyecto basado en Cadence, elegí el tema "Optimización de la potencia, el área y el tiempo para una unidad SRAM 32x8". Aunque esto es posible utilizando NC-Verilog o construyendo manualmente el esquema y simulando, se nos ha indicado usar la herramienta de encuentro solo. ¿Es posible crear la matriz SRAM digitalmente usando Verilog? ¿Es posible especificar para partes analógicas tales como transistores sus anchos, etc. escribiendo un código Verilog?
Algunas herramientas inferirán RAM. Ya han pensado en el área, por ejemplo. Consulte el documento de su proveedor para obtener más información.
NC-Verilog es para simulación funcional. No rastrea el área y el tiempo. Para eso, debe preocuparse por la síntesis de la biblioteca de un proveedor específico.
Las partes analógicas no son compatibles con Verilog
No, verilog no especifica cosas en un nivel tan bajo. Verilog describe comportamiento , depende de una herramienta de síntesis para inferir una implementación específica.
Puede sintetizar la lista de redes manualmente seleccionando las celdas que desea de su biblioteca de células e instalándolas en verilog, pero no hay instrucciones de verificación para elegir cómo se sintetizará una determinada declaración de comportamiento. Cualquier instrucción para tal sería específica para su herramienta de síntesis, y no para verilog.