¿Qué CPU utilizan una caché asociativa sesgada ?
Veo que varias personas dan a entender que, con aproximadamente el mismo hardware, un caché sesgado asociativo a menudo tiene un mejor rendimiento que un caché tradicional asociativo de conjun...
Estoy codificando un cronómetro que muestra décimas de segundo en las dos pantallas del extremo derecho y segundos en las dos pantallas de la izquierda. La síntesis se completa correctamente, pero después de crear el archivo UCF e intentar imple...
Cualquiera puede decir si es posible implementar este código en el dispositivo EEPROM ATMEL 24C16 para escribir los datos. Mientras implemento esto con el Pin de E / S xc9572 de CPLD declarado como sda, scl no tendrá operación de escritura, su f...
Necesito importar un netlist verilog en cadencia. Estoy escribiendo el archivo verilog con mi propia aplicación desarrollada. Definí varios elementos de biblioteca dentro del archivo netlist que no forman parte de la biblioteca de referencia par...
Como novato en el mundo FPGA, me di cuenta de que es posible configurar resistencias de subida / bajada en Verilog, pero no sé cómo.
He escrito mi código que funciona bien, pero cuando conecto mi XC3S400 al microcontrolador AVR, en el momento...
Tengo que emular una sola tirada, por lo tanto, debe ajustarse de nuevo a uno en 6.
'D1 y 'D6 corresponden a mi codificación de estado de 3 bits de la matriz en el valor 1 y 6, respectivamente.
in corresponde a la tirada d...
Simulé un registro de 32 bits con una entrada de habilitación en Vivado.
Lassiguientescosasnoestánclarasparamí:Noentiendoporqué0xFFFFFFFFestábloqueadoa5nsynoelvaloranterior0x0abcdeff.Debidoaqueelcambiodelaseñaldeentradade0x0abcdeffa0xFFFFFFFFes...
No he aclarado en absoluto esta parte de Verilog cuando uso < = o cuando =
Tengo algunos bloques siempre que hacen algunos agregados, restan y multiplican un ejemplo es el siguiente:
module Calcs
#
(
parameter RC = 2...
Estoy en una clase de circuitos digitales. En esta clase estamos usando verilog para simular (pero no sintetizar físicamente) diferentes circuitos. Tenemos una asignación en la que se supone que simulamos un circuito y uno de los requisitos lo...
Hasta ahora nunca he tenido la necesidad de escribir en un archivo al hacer un banco de pruebas en vhdl. Ver las señales que se están trazando siempre ha sido suficiente hasta ahora.
¿Alguien podría darme un caso o la razón por la que escribi...