archivo verilog con importación de biblioteca propia en cadencia

Necesito importar un netlist verilog en cadencia. Estoy escribiendo el archivo verilog con mi propia aplicación desarrollada. Definí varios elementos de biblioteca dentro del archivo netlist que no forman parte de la biblioteca de referencia para verificar durante el proceso de importación de cadencia.

Necesito indicar la cadencia durante la importación de los nombres y los pines (entrada y salida) de mis nuevos elementos de la biblioteca. ¿Puedo hacer esto dentro de un archivo verilog y cómo se ve este diseño básico de un archivo verilog? Mi idea de no funcionar es así ...

'timescale 1ns / 1ns 
'resetall
'celldefine
'delay_mode_pa
// Description  : 2 input SMD
module SMD_X (SMD_1,SMD_2);
input  SMD_1;
output SMD_2;
endmodule

// Description  : 4 PIN CLK DEVICE
module CLOCK (CLOCK_1,CLOCK_2,CLOCK_3,CLOCK_4);
input  CLOCK_1,CLOCK_2;
output CLOCK_3,CLOCK_4;
endmodule
//
//  now the net list based on above defined libelements 
//
module  mytest (D+,D-,VCC,VSS) ; 

input D+,D-,VCC,VSS; 

... 
SMD_X X_1 (.SMD_1( net1), .SMD_2( net18));
.. 
..
SMD_X X_2 (.SMD_1( net1), .SMD_2( net27));
...
CLOCK X_10     (.CLOCK_1( net1), .CLOCK_2( net4), .CLOCK_3( net3), .CLOCK_4( net1));
...
endmodule

¿Puedo obtener ayuda sobre la sintaxis correcta de formato / verilog para esta tarea?