Preguntas con etiqueta 'verilog'

3
respuestas

Esta máquina de estado no entra en un estado inicial en el inicio

Este es mi código de máquina de estado: module DES_FSM ( input CLK, input Start, input Reset, input [3:0] Input_Data, input [3:0] Next_Round_Data, output reg [3:0] Output_Data, output reg Complete ); reg c;...
1
respuesta

Verilog #parameter

¿Qué es el código VHDL equivalente de estas líneas verilog: dfslckd_q <= #TCQ DFSLCKD; dfslckd_rising <=#TCQ !dfslckd_q & DFSLCKD; Todas las señales son de bit (TCQ tiene esta declaración: parameter TCQ = 1; ) y el código...
2
respuestas

¿Por qué mi código de Verilog para la matriz de botones 4x4 no se está escaneando?

Tengo un problema con un módulo en Verilog donde necesito escanear una matriz de botones 4x4. No puedo escanear cada fila 1 por una, pero la cosa se queda con la primera fila. ¿Puedes ayudarme a depurarlo? A mi me parece lógicamente correcto....
3
respuestas

Creando un código verilog para multiplicador de 4 bits usando la tabla de búsqueda

Tengo problemas para crear un código verilog para un multiplicador de 4 bits usando una tabla de búsqueda. Todavía estoy tratando de entender el concepto de una tabla de búsqueda. Si alguien pudiera ayudarme, sería muy apreciado. Simplemente est...
2
respuestas

El código para agregar dos números de 4 bits en verilog no funciona

Tengo un código que agrega dos números de 4 bits; desafortunadamente no funciona para todos los casos, aunque las fórmulas son realmente simples y no encuentro el problema ... module part2(SW, LEDG, LEDR); input [17:0] SW; output [17:...
1
respuesta

¿Está bien tener un número diferente de puertos de entrada / salida en el módulo y el módulo instantáneo en verilog?

Por ejemplo, si voy a modelar T flip flop usando D flip flop. No estoy escribiendo todo el código de T flip flop ya que aquí no está relacionado con mi consulta. module T_ff(q,clk,clear); //............... //Instantiate the D fl...
1
respuesta

¿Qué hay de malo en seguir el código de Verilog donde intento pasar una matriz unidimensional?

¿Qué hay de malo en seguir el código de Verilog en el que estoy tratando de pasar una matriz unidimensional? module stimulus; wire [3:0] max,med,min; reg[3:0] row_data[0:2]; reg cin;...
3
respuestas

Veriog: ¿Cómo pasar un registro a un módulo?

Supongamos que tenemos un módulo con una salida de 32 bits como este: module ModuleLow(foo,...); output [31:0] foo; Ahora queremos usarlo en otro módulo (¡un ejemplo muy simple!): module ModuleHigh( ..,reset,..); input reset; wire [31:0]...
2
respuestas

Parámetro compartido para varios módulos (Verilog)

Quiero definir un parámetro en Verilog de tal manera que varios módulos puedan usarlo. Cada módulo se implementa en un archivo diferente. ¿Se puede hacer o debo (re) definir este parámetro en cada módulo?     
2
respuestas

Problema Verilog en la placa Spartan 6

Estoy planeando hacer un generador de forma de onda usando una placa FPGA (spartan 6 de diychips), sin embargo, soy nuevo en verilog, así que estoy teniendo un pequeño problema. Creé una secuencia de onda sinusoidal usando MATLAB y la importé a...