¿Qué es el código VHDL equivalente de estas líneas verilog:
dfslckd_q <= #TCQ DFSLCKD;
dfslckd_rising <=#TCQ !dfslckd_q & DFSLCKD;
Todas las señales son de bit (TCQ tiene esta declaración: parameter TCQ = 1; )
y el código está en bloque cronometrado.
Depende de la resolución de tiempo en Verilog, pero suponiendo que
parameter TCQ = 1;
significa un retardo de reloj-Q inercial de 1 ns, puede traducir esta declaración a VHDL como
constant TCQ : time := 1 ns;
entonces tus líneas se vuelven
dfslckd_q <= DFSLCKD after TCQ;
dfslckd_rising <= (not dfslckd_q) and DFSLCKD after TCQ;