Estoy usando la tarea en mi módulo en la codificación verilog, y enfrentando un problema, al pasar los valores de los argumentos. en realidad Las variables definidas en el bloque de tareas como entrada no reciben los valores que se les pasan al...
He escrito un banco de pruebas simple para y la puerta. Mi código y banco de pruebas funcionaban bien. Ahora lo que quiero hacer es "Estoy tratando de implementar un bucle while para mis casos". No obtengo un error de sintaxis pero no veo ningún...
Tengo una placa de inicio X03LF de celosía con 6900C FGPA. Hay ocho LED disponibles en esta placa y un botón pulsador.
El objetivo de mi código es diseñar un contador de 8 bits que se incremente cada vez que se presiona un botón. También hay...
Sé que esto es una posibilidad remota, pero pensé que lo haría mientras espero que la FAE me conteste. Esto está relacionado con las simulaciones y regresiones de Cadence Verilog.
Estoy intentando depurar un archivo * .ecom y no estoy seguro...
Hay un problema al que me enfrento al utilizar un operador de implicación en uno de mis ejemplos de código. Este código se puede encontrar en enlace
Resumen de código
En mi código, he definido estados correspondientes a cada cuenta de...
Estoy utilizando la placa FPGA Basys 3 en mi universidad, con una frecuencia de reloj de 100MHZ, dividí el reloj predeterminado ( clk ) por 216 y obtuve clk_out en la salida como el reloj minimizado después de la división. Si se usa...
Ahora estoy trabajando en un archivo verilog testbench y quiero obtener un valor aleatorio en mi código, pero he encontrado que Questa Sim usa la misma semilla una y otra vez. He leído a través de $ random en Verilog doesn ' Parece que estoy tr...
Estoy enfrentando un problema extraño.
He escrito un UART y un FSM. Este diseño solo imprime texto en la pantalla automáticamente, justo después de cargar el flujo de bits.
El problema es: cuando cargo el flujo de bits, el texto se imprime sin n...
Me gustaría simular un diseño de verilog que es la interfaz (mediante un chip FiFo a USB) con un programa que se ejecuta en mi computadora. He configurado mi programa para redireccionar todas las lecturas y escrituras a los archivos FiFo de Linu...
Tengo lo siguiente en un diseño de verilog dirigido a un CPLD altera (actualmente dirigido a EPM240, aunque el dispositivo de destino no está escrito en piedra):
always @(posedge clk)
if (we)
begin
case (rw_sel)
3'd0...